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  承担的任务

SoC/FPGA是当前最为热门的技术领域之一。它包含了FPGA/ASIC/SIP设计技术,IP复用技术,复杂硬件设计的验证技术等多项新技术,逐渐成为最具生产效率的技术方法。但是随着SoC/FPGA规模的不断增大,可靠性要求的不断提升,市场反应需求时间的不断缩短,使得如何在单位时间内更加有效的设计,测试,实现SoC/FPGA设计成为当下时髦课题,特别是SoC/FPGA的测试问题。放眼整个行业内,不论是国外的成熟大型设计测试公司,还是国内起步较早的比较成熟的SoC/FPGA设计中心都在不断探索,不断研究,互相借鉴最新的成果。本方案主要探讨针对SoC/FPGA/IP的测试流程及技术分析,力求达到测试的完整及可靠。经过充分调研,结合当今最前沿的软硬件技术,一个成熟可靠高效的SoC/FPGA测试中心应该至少具备以下几个条件:

1具备多层次的测试手段。测试与设计是密不可分的,随着近年来设计方法及手段的更新,测试也必须具备相应的测试方法。比如要充分利用传统RTL测试方法的优势,更应该针对业内已相对成熟的ESL设计开发方法,建设针对ESL技术领域的测试手段;

2更加注重对于代码质量的解析。万变不离其宗,源代码(C/RTL/NetList)不但包含了设计功能信息,也包含了设计的面积信息,功耗信息,甚至包含了设计的时序收敛信息等。这就要求我们利用各种方法对源代码进行全面的分析,检查,推断等。如根据源代码结构自动解析并生成时序约束,并自动对false path以及multi cycle path进行考量的方法。对于代码的分析越完备,后续测试流程潜在问题的问题就越少,那么整个测试会更加有效和完备;

3更加注重对于SoC/FPGA当中IP核的测试。一般来说,商业化的IP本身已经经过了严格的出厂测试。对于单个IP的测试意义不大,更加重要的是对于包含若干IP的整个SoC/FPGA设计的测试;

4在注重前端测试的前提下,同时注重后端测试。因为经过综合及布线的SoC/FPGA设计已经具备了代码不具备的精确物理及时序特性。所以,测试更有针对性及准确性。通常来讲在后端时序分析、版图测试是需要重点关注的;

5注重板级测试及在线测试,因为这是唯一能够真正反映其物理工作状态的测试方法。如SoC/FPGA的软硬件集成测试方法,原型测试方法等;

综合上述论述,结合国内外目前开展比较好的SoC/FPGA设计开发测试中心的成熟经验。推荐下面的建设方案,此方案已经在用户的长期使用过程当中取得了实际的经济效益及政治效益。方案说明包括主要技术指标、方案组成,细化技术指标等几个方面。分别阐述如下。

  SoC/FPGA/IP测试方案主要技术指标

Ø设计说明文档的检查分析,并对验证流程进行规划、管理;

Ø设计功能性测试。如基于ESL技术的等效性测试,从功能角度快速验证高级模型与实现RTL代码之间的等效性;

ØRTL代码静态设计规则检查,包括代码自动走查,CDC检查,推荐修复等。包括基于RMM/OpenMore/DFT/Synthesis等规则集的检查;

Ø功能级仿真的验证测试验证;

Ø门级/时序级仿真的验证测试验证。使用相同Testbench分别应用于功能/门级/时序仿真,并对于仿真结果做等效检查;

Ø测试覆盖率分析。包括代码/分支/功能/FSM等多种覆盖率的精确分析;

Ø静态/动态时序分析;

Ø实物级/半实物级验证,软硬件协同验证;

整个测试流程及对应具体实现方案可由下图表述:

  方案组成及验证流程分析

  测试验证流程技术分解

   经过前期技术调研,结合SoC/FPGA产品的开发流程确定了拟建立的SoC/FPGA测试验证流程,该测试验证流程主要包括:审查设计说明文档、SoC/FPGA设计功能性验证、测试验证RTL级的HDL代码(VHDL或者Verilog)、测试验证功能仿真完成后的测试代码、测试结果、测试覆盖率报告、设计时序分析、测试验证门级网表和延时文件、下载文件与测试验证物理环境下功能正确性、软硬件协同测试、给出测试验证结论。下面具体说明此SoC/FPGA测试验证流程。

   (l)审查设计说明文档

   确认所有的信息都全面、合理。

   (2)测试验证RTL级的HDL代码(VHDL或者Verilog)并且基于系统级形式验证方法验证其功能正确性

   对研制单位提供的RTL级的HDL代码进行静态测试,包括代码的完备性、规范性、正确性等进行检查。

   (3)测试验证功能仿真完成后的测试代码、测试结果、测试覆盖率报告

   根据需求规格说明对SoC/FPGA设计代码进行动态功能仿真,测试用例需要覆盖所有的正常工作模式、临界状态和可能的错误情况,确保设计满足规格要求,并检测该设计的健壮性与容错性。

   (4)评估设计时序

   对研制单位提交的布局布线后得到的时序报告进行审查,确保设计满足设计需求规格说明中的时序要求。

   (5)测试验证门级网表和延时文件

   根据需求规格说明对门级网表和延时文件进行独立的带有时序信息的动态功能仿真,可复用功能测试用例,同样要求覆盖所有的正常工作模式、临界状态和可能的错误情况,确保设计满足规格要求,并检测该设计的健壮性与容错性。

   (6)下载文件与测试验证物理环境下功能正确性

   在前述几项工作完成之后,将布局布线生成下载文件下载至特定的原型板内,在系统样机上进行实际物理环境下的功能验证及软硬件协同验证。

   (7)给出测试验证结论

测试验证流程中所有的项目都通过后,给出结论。如果其中的任何一项没有通过,测试验证结果就为不通过。同时给出具体的说明。

下图是一个完整的针对SoC/FPGA/IP的测试流程,这个流程已经得到了多数SoC/FPGA设计评测中心的应用和最终认可。


  方案配置

  一QuestaSimFPGA/SoC仿真测试工具Mentor公司

FPGA/SoC的动态仿真实际上包含了众多的测试技术。如代码追踪,CDV等。在这个领域当中比较适用于FPGA/SoC的,应用比较广泛的当属Mentor公司的QuestaSim了。请参考相应文档。

  二Vincent(编码规则检查及CDC检查修复vSync公司

vSync公司的Vincent平台致力于为FPGA/SoC提供全面正确的设计规则检查功能以及全面的CDC(Clock Domain Cross)电路检查定位及自动修复功能包含设计的设计规则检查,CDC同步电路的自动检测报告修复,并且提供相关的CDC电路的仿真模型及可综合模型,提供修复后电路与修复前电路的等效验证,设计约束文件,以及良好的设计技术推荐,从而保证设计中的包含CDC电路问题在内的的正确检测及修复。所以说,vSync不是仅仅提供一个点工具来验证CDC的问题所在,而且提供了业内唯一的自动修复引擎。除此之外,Vincent还是一个专业的全面的设计规则检查器,包括了超过1400条的权威规则集,并且基于第二代规则检查及定位引擎。能够帮助FPGA/SoC设计工程师避免大量由于经验不足或者是相对复杂设计中很难避免的设计缺陷和问题。


  三Assertain-ABV完整的测试验证平台

    Assertain-ABV是TransEDA公司推出的新一代测试平台,针对FPGA/SoC测试当中的所有测试环节进行了整合以及基于新方法的引擎、效率、准确性的极大提升。在Assertain-ABV平台当中,测试工程师可以在一个统一平台上完成从测试规划,代码检查,静态检查,动态检查,覆盖率分析,软硬件集成测试,测试分析,回归测试等多项工作,并且多个环节都包含了最新的测试方法及理论,如覆盖率测试环节,Assertain-ABV创造性的提出了超过13种覆盖率的单引擎测试技术。极大提升了覆盖率的准确性及效率。

  四) Craft(快速时序分析及时序收敛工具,Incentia公司)

  Incentia的Craft平台主要用于解决复杂ASIC/SOC/FPGA设计中的逻辑实现,静态时序分析,时序修复,功耗分析和静态功耗降低的问题。目前军工的ASIC/SOC/FPGA设计越来越复杂,实现的功能越来越多,运行的频率越来越高,所使用的时钟数目也越来越多,因而不可避免的带来快速的综合实现,时序收敛和功耗的问题。Incentia平台提供专利化的高效技术来帮助设计人员解决上述的设计和测试瓶颈。

  五)仿真加速/Emulation

仿真加速/Emulation适用于大规模设计的快速仿真验证。目前业内主要有两种方法解决此类问题。一种是基于FPGA阵列的硬件加速;另外一种是基于CPU/GPU阵列的软件加速。两者在技术实现方式上不尽相同,所以各有优缺点。鉴于目前我所建设测试平台的技术需求及资金支持力度,建议使用基于FPGA阵列的硬件仿真加速平台。推荐Mentor公司的加速仿真平台VStation。详细资料可参考相应产品的技术文档。

  六Thunder针对SoC/FPGA的版图查看,测试及纠错工具,Anaglobe公司

Anaglobe成立于2000年,总部位于美国,主要致力于解决深亚微米和超大规模集成电路设计在signoff阶段所碰到的设计问题。Anaglobe公司是一家创新性的全球EDA创新公司,其解决方案提供针对于超大规模的版图数据进行浏览和调试除错。Anaglobe公司的专利技术提供全世界最快的版图导入,浏览,对比,修改的thunder工具。Anaglobe的产品已经被世界各大半导体厂商采用,诸如TSMC,SMIC,NVIDIA,MARVELL,HISILICON,ICT等国内外知名企业均有采用。

Anaglobe的Thunder平台主要用于解决复杂ASIC/SOC/FPGA设计中的大规模版图的处理问题。随着制程越来越先进和设计规模越来越大,造成signoff使用的版图文件也越来越大,从而造成大数据处理的难度,包含IP模块的合并,DRC/LVS的修改,版图对比,金属密度检查等等。Thunder平台提供的超级处理速度可以轻松的克服上诉问题,从而帮助工程师在最后的交货时间内完成版图数据的交付。

Thunder平台的好处:

Thunder 是一个提供给版图专家、CAD 工程师,和EDA 工具开发的人员,所使用的独特版图设计解决方案。它完美地结合了高效的数据库,一个灵活弹性的软件基础架構,以及一个直觉的图形用户界面。它可以处理大量的版图数据超过100GB 以上,并以一种快速,准确有力的方式,执行复杂的几何运算。它提供C++/TCL/PYTHON/PERL 接口给软件开发人员,开发自己所须的应用程序。Thunder给用戶在庞大数据载入和显示时间方面,有显著的效率提升。Thunder在流程中应用的范围广泛,包括版图设计,验证、掩膜数据准备,检查和故障分析。

1.  快速版图比对,差异点在两个窗口内亮度标示并同步放大以提高效率。

2. 最快的金属层密度检查器能有效地降低密度检查时程。

3. 消除了大量IP群合并的工作负荷。

4. 一个突破性的数据压缩技术,只需很低的内存使用量,可以大幅降低硬件成本。

5. 无需要昂贵的机器就能打开规模庞大的GDSII/OASIS。

6. 以一个表达式执行复杂的多重布尔运算,减少了许多反复执行。

7. 有效缩短调试周期的功能有快速分层网跟踪、快速DRC/LVS结果载入与浏览、三维图示短路定位器。

8.  支持Perl/Python/TCL 的脚本语言,满足CAD专业人员的偏好。

Thunder平台的特点:

支持多种数据格式输入(GDS, OASIS, OA, LEF/DEF)和输出(GDS, OASIS, OA)

兼容其他主流手工版图工具的工艺文件和显示文件(Virtuoso, Laker, DesignRev)

内存占用大概为打开GDS文件的四分之一甚至更少

读取大数据版图的速度为每分钟2G-4G

兼容主流手工版图工具的操作方式,可以同时打开多个GDS文件,将每个GDS文件作为库文件

所有操作是可重现的。

超快速的版图数据比较功能

超快速的金属密度检查,生成密度图和规则违反报告

直观快速的多个GDS文件IP合并。

总结

随着ASIC/SoC/FPGA的设计规模的越来越大,工艺越来越先进,对于大数据的版图处理,传统解决方案具有明显的缺点,在速度上和容量上都存在一定的限制。从何造成设计人员无法在规定的时间内完成设计工作。Anaglobe的Thunder平台是一个完整的最后端版图数据处理的解决方案,它能使设计者在最短的时间内处理掉大版图数据中存在的问题,进行最终的版图数据合并,在规定的时间内将生产用的版图数据文件进行交付。

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